Thanks for the response. Here is the code snippet module decoder ( input i_en , input [ 7:0] i_data, output reg [255:0] o_data ); always@(*) begin if (~i_en) begin o_data <= {256{1'b0}}; end else begin case (i_data) 8'd0 : o_data <= {255'd0,1'b1}; 8'd1 : o_data <= {254'd0,1'b1,1'd0}; 8'd2 : o_data <= {253'd0,1'b1,2'd0}; 8'd3 : o_data <= {252'd0,1'b1,3'd0}; 8'd4 : o_data <= {251'd0,1'b1,4'd0}; 8'd5 : o_data <= {250'd0,1'b1,5'd0}; 8'd6 : o_data <= {249'd0,1'b1,6'd0}; 8'd7 : o_data <= {248'd0,1'b1,7'd0}; 8'd8 : o_data <= {247'd0,1'b1,8'd0}; 8'd9 : o_data <= {246'd0,1'b1,9'd0}; 8'd10 : o_data <= {245'd0,1'b1,10'd0}; I am giving supply voltages while importing in virtuoso
↧